现在，在市场上有很多不同形式的数字音频系统，例如磁带，数字音频带，数字声音处理器以及数字TV声音，而这些数字音频系统也得到了消费者的喜爱。而S3C2440A集成电路内部的声音总线接口可以用来做一个外部8/16位立体声编码解码器集成电路微型磁带或者便携式设备的编码解码器接口。同时IIS总线接口支持IIS总线数据模式和最高有效位对齐数据模式。而为先入先出(FIFO)通道提供DMA传输模式接口而不是中断接口。在DMA传输模式时，总线可以同时传输和接收也可以实现在一次传输中传递和接收分离

　　双5位预分频器（IPSR）：一个预分频器用作IIS总线接口的主机时钟产生器，而另一个用作外部编码解码器时钟产生器。

　　64字节先入先出存储（TXFIFO和RXFIFO）：在发送时，数据写入TXFIFO。而在接收时，数据从RXFIFO中读取。

　　主机IIS时钟产生器（SCLKG）：在主机模式时，串行数据时钟由主机产生。

　　声道产生器和状态机（CHNC）：IISCLK和IISLRCK是由声道状态机产生控制的。

　　16位位移寄存器（SFTR）：在发送模式，并行数据转移到串行数据输出。在接收模式，串行数据转移到并行数据。

　　IIS控制寄存器为发送和接收FIFO设置了先入先出就绪标志位。当FIFO准备来发送数据时，如果FIFO为非空，那么FIFO就绪标志将会被设为1，而如果发送FIFO为空，FIFO就绪标志将被设为0。当接收FIFO为未满时，FIFO就绪标志位设为1，它表明FIFO准备来接收数据了。如果接收FIFO满了时，FIFO就绪标志位设为0 。这些标志位可以决定CPU何时读写FIFO。而当CPU用这种方式获得发送接收FIFO时，串行数据就可以发送或接收了。

　　串行数据以最高有效位在前的方式发送二的补码。而最高有效位先传输是因为发送方和接收方可能有不同的字符长度。发送方不必知道接收方可以处理多少位的数据，同样接收方也不需要知道有多少位要接收。

　　当系统的字符长度要比接收方的字符长度长时，发送的字符将被缩短（最低有效数据位将设为0）。如果接收方获得了多于他字符长度的位数时，这些多接收的位数在最低有效位后将被忽略。相反的，如果接收方获得少于他字符长度的数据时，那些空余的位将在内部设为0 。因此最高有效位有一个固定的位置，而最低有效位的位置将取决于字符长度。当IISLRCK信号改变时，发送方在一个时钟周期里发送下一字符的最高有效位。

　　发送方发送的串行数据即可以与时钟信号的下降沿同步，也可以与时钟信号的上升沿同步。然而串行数据必须发送到接收方在时钟信号的的上升沿，因此在上升沿发送数据有一些要求。

　　左/右声道选择线表明被传输的声道。IISLRCK即可以在时钟的下降沿又可以在时钟的上升沿改变。而他不需要对称，在从机中，这个信号在时钟信号的上升沿发出。IISLRCK线在最高有效字节位传输完的一个时钟周期后改变。这就允许从机发送方去发送串行数据在同步时间。此外，他使能接收方来存储以前的字符，同时为下一个字符清除输入。

　　由于主机时钟由IIS预分频决定。所以预分频值和主机时钟类型（256 或者384fs）应该合适的决定。而串行位时钟频率类型（16/32/48fs）可以由每个声道的串行位和主机时钟决定。如下表：

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　　第八章：DMA简介：S3C2440A支持位于系统总线和外设总线的四通道DMA控制器。每一个DMA控制器的通道都可以在系统设备之间或者系统与外设之间，以及外设与外设之间进行数据传输操作而没有任何限制。换句话说，每个通道可以处理一下四种情况：1.源和目的都在系统总线.源在系统总线.源在外部总线.源和目的都在外部总线DMA主要的优势是：他可以在CPU不打扰的情况下传输数据。DMA操作可以被软件初始化，也可以使用片上外设的请求，或者外部的请求引脚。DMA请求源如果通过DCON寄存器选中H/W DMA请求模式，DMA控制器的每一个通道可以从四个DMA源中选择一个DMA请求源。（注意：如果S/W请求

　　第八章：DMA /

　　; 2 相关寄存器 S3C2440A的UART单元对每个串口使用10多个寄存器，3个串口共使用了30多个寄存器。我稍微总结了下(下面的n表示串口编号，取值为0，1，2；寄存器名称中第一个字母U应该是表示UART)： ULCONn：线路控制寄存器，用于设定线路的字长度、停止位个数、奇偶校验方式、是否使用红外模式。（看的书中翻译成“线性控制寄存器”，我感觉是不正确的） UCONn: 控制寄存器，用于设定操作模式（中断或轮询/DMA）、环回模式、中断方式、时钟选择。

　　的UART /

　　时钟系统S3C2440A_UserManual_Rev13.pdfOVERVIEWThe Clock & Power management block consists of three parts: Clock control, USB control, and Power control.The Clock control logic in S3C2440A can generate the required clock signals including FCLK for CPU, HCLK for the AHB bus peripherals, and PCLK for the APB bus

　　时钟系统 /

　　, = 0x4c000004 ldr r1, = ((9212) (14) (10)) str r1, [r0] 02：数据格式不对？问题7：操作寄存器的规范改变寄存器的话。读 改 写 三步。别影响其他位。对某个寄存器进行操作时，先对该寄存器清零，再赋值。详细：见【归纳】C语言代码编写规范——ARM问题8：ARM架构芯片（如ARM9-s3c2440a），寄存器都是32位，为什么？答：寄存器的本质是内存，且ARM架构下固定的32 bits 操作码（opcode）长度，降低编码数量所产生的耗费，减轻解码和流水线化的负担。大多均为一个CPU周期执行。组成操作码

　　之ARM学习的所有的问题 /

　　1.芯片结构认识：引言：ARM公司设计的 16/32 位ARM920T 的 RISC 处理器。ARM920T 实现了 MMU，AMBA 总线和哈佛结构高速缓冲体系结构。这一结构具有独立的 16KB 指令高速缓存和 16KB 数据高速缓存。每个都是由具有 8 字长的行(line)组成。通过提供一套完整的通用系统外设，S3C2440A 减少整体系统成本和无需配置额外的组件。综合对芯片的功能描述,本手册将介绍 S3C2440A 集成的以下片上功能：● 1.2V 内核供电, 1.8V/2.5V/3.3V 储存器供电, 3.3V 外部 I/O 供电，具备 16KB 的指令缓存和 16KB 的数据缓存和 MMU的微处理器● 外部存储控制器

　　芯片的认知和使用理论再学习 /

　　总线位）寻址，物理地址都以16进制表示；由于Linux下（包括内核空间）是不能直接使用物理地址，所以对硬件的操作还必须在映射为虚拟地址以后。 物理地址到内核虚拟地址的映射可以有两种方式：动态（ioremap）映射方式和静态（map_desc）映射方式。 更多详细内容请看这个连接：部分CODEC挂在IIS总线上，下面就IIS相关寄存器的设置说明如下：

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